Le beurre et l'argent du beurre

Avec l'architecture adoptée depuis le K5, AMD a réussi à complètement intégrer un processeur RISC dans un composant compatible avec les 80x86 d'Intel (et à se maintenir dans la course). Le principe est de lire les d'instructions CISC et de les traduire à la volée en suites d'opérations RISC. Comme celles ci ont toutes le même format, le cœur du circuit les gère plus facilement et cela ouvre la voie à des améliorations (toujours pour les performances) qui seraient plus difficilement implémentées en gardant l'ancien jeu d'instructions complexes.

Le nombre d'éléments intégrés dans les circuits croissant sans cesse, la place occupée pour traiter une fonction donnée se réduit proportionnellement. Le point fort des microprocesseurs purement RISC est l'amélioration des performances mais en contrepartie la taille du code d'un algorithme augmente car il nécessite plus d'instructions ayant un format standard. Comme toutes les applications - ou toutes les parties d'une application - n'exigent pas une vitesse maximale (par exemple les traitements de texte), il serait sûrement intéressant de disposer sur le même microprocesseur d'un jeu d'instructions RISC pour la vitesse et d'un jeu CISC ayant une compacité nettement supérieure, des instructions spéciales permettant de commuter de l'un à l'autre chaque fois que nécessaire (l'émulation par logiciel d'un circuit CISC est bien moins efficace que l'implantation "en dur").

Le principe d'un premier étage déconnectable de traduction du code CISC serait une solution économique, les optimisations en vitesse étant placées dans la partie RISC. La compacité du code des programmes serait indiquée pour réduire la taille ou la consommation de systèmes embarqués (diminution de la mémoire cache ou de la ROM). Des sociétés comme Motorola ou Digital Equipement ont largement employé le CISC dans un premier temps mais d'autres pourraient partir de zéro, par exemple avec un jeu d'instructions symétrique ayant 2 ou 3 opérandes.